컴구 과제

module mux(s1,s0,i0,i1,i2,i3,y);
   input s1,s0,i0,i1,i2,i3;
   output y;
 wire w1,w2,w3,w4,w5,w6;
 wire nw1,nw2;

 not (nw1,s1);
 not (nw2,s0);

 and (w1,i0,w1,nw2);
 and (w2,i1,nw1,s0);
 and (w3,i2,s1,nw2);
 and (w4,i3,s1,s0);

 or(y,w1,w2,w3,w4)

endmodule

마저해야하는데....